KKU e-Learning
サイドパネル
Service Course
Search for Courses
Course Request
User manual
e-Learning Support
Contact Us
Site and Privacy Policy
日本語 (ja)
Bahasa Indonesia (id)
English (en)
Español - Internacional (es)
Français (fr)
Thai (th)
Vietnamese (vi)
ລາວ (lo)
ဗမာစာ (my)
한국어 (ko)
日本語 (ja)
简体中文 (zh_cn)
検索
閉じる
検索
検索入力に切り替える
KKU Login
|
Social Login
Course Sections
Course Specific Links
Universal Links
EN243310 :: Digital System Design Using FPGAs
Home
カレンダー
メインコンテンツへスキップする
EN243310 :: Digital System Design Using FPGAs การออกแบบระบบดิจิทัลโดยใช้ FPGA
Home
コース
Science & Technology
Engineering
Electrical Engineering
EN243310 :: Digital System Design Using FPGAs
登録オプション
Course Overview
Price
FREE
Enrol Now
Last Updated On 2023年 09月 13日
18 Students Enrolled
93 Downloadable Resources
Course Content
Start Date: 20/08/9
Category:
Electrical Engineering
General
ยินดีต้อนรับสู่ห้องเรียนอิสระ "การออกแบบระบบดิจิทัลโดยใช้ FPGA" ชั้นเรียนนี้ยินดีเปิดกว้างให้กับทุกไอเดีย ยินดีรับฟังทุกคำถาม และช่วยกันหาคำตอบไปด้วยกัน
หนังสือ VHDL ภาษาไทย
Course Syllabus
FPGA Prototyping by VHDL Examples: Xilinx Spartan-3 Version
พื้นฐาน Progrmamable Logic Devices (PLD)
เรียนรู้ PLD (Programable logic devices) Part 1
เรียนรู้ PLD (Programable logic devices) Part 2
ปฐมบทกับ FPGA (1)
ปฐมบทกับ FPGA (2)
FPGA คืออะไร
WinCUPL to XGPro (จาก Editor ถึง Uploader)
CouterTo7Seg
ตัวอย่างการใช้งาน ISE
ตัวอย่างการใช้ ISE แบบ Schematic (Combination Logics)
ชื่อ Symbol และคำอธิบายต่าง ๆ ของ ISE v14.7
การออกแบบ Asynchronous 4- Bit (D Flipflop) Counter บน FPGA (Xilinx)
การออกแบบ Synchronous 4- Bit (J-K Flip-flop) Counter บน FPGA (ISE Xilinx)
Basic FPGA
1.FPGA Design Flow (pdf)
FPGA (Xilinx) design flow (schematic) จาก Entry to Board (Whole process)
Introduction to Digital System Design Using FPGAs
Video - 22/07/2021 - Adder Lab
VHDL
VHDL Quick Reference Card
หนังสือ VHDL ภาษาไทย
การทำ FPGA frequency divider (clock divider): Schematic and VHDL
From 100 MHz to below 1 Hz using twenty-seventh (27) D-flipflops on FPGA
Binary Counter 4 Bits (VHDL) on Xiling Spartan-6 Boards (Lx9 and TGQ144)
VHDL_101_102
Binary Counter: FPGA Implementation
VHDL_Component
Full Adder from Half Adder and OR gate (VHDL file)
Full Adder from Adder and Or Components (VHDL file)
Structural Style using Component: Full Adder from Half-adder
BCD Counter with 7-segment display (using two processes)
VHDL Code for Car Parking System - Finite State Machine
Finite State Machines in VHDL
Finite State Machine in VHDL : Design Examples
Lecture 28-09-2021 Finite State Machine Implementation with VHDL
(Slides) FSM using VHDL Lab. with Implementation Code
FSM: Lecture 5-10-2021
Data types in VHDL
Data Sheets of Spartan-6 FPGA
UCF (pins)
Schematics
LX9 Pinout
AX309 Xilinx Spartan-6 Development Board Users Manual
AX-309 Schematic
AX309_Xilinx_Spartan_6_Setup
โจทย์ทดสอบ เก็บคะแนน
สอบปลายภาค ภาคปฏิบัติ 7/12/2563
ส่งข้อสอบ 2
Structural Component Counter 7segment
Test 2 (12/11/2020)
Test 2 รอบ revised ก่อน 11.59 หรือ 23.59 น.
ประกาศคะแนน Test 2:Structural
Multiplexer(4 to 1) : Schematic Entry
Full Adder
Structural_Quiz01
InsideStructural
Full_adder+7 segment
Counter 7 segment+LED
Basic FSM
Sequence Detector
Test 1 ข้อ 1
Test 1 ข้อ 2
Test 1 ข้อ 3.1
Test 1 ข้อ 3.2
Test 2 Counter
Light Flasher วงจรไฟกระพริบ
FSM lab 28/10/2021 ข้อ 1 Sequence detection for "111"
FSM lab 28/10/2021 ข้อ 2 Data block detection for "111"
FSM lab 28/10/2021 ข้อ 3 วงจรควบคุมไฟจราจร
FSM lab 28/10/2021 ข้อ 4 วงจรควบคุมไม้กั้นลานจอดรถ
Final_1.1
Final_1.2
Final_1.3
Final_1.4
Final_2.1
Final_2.2
Final_2.3
Final 2.4
Show
Hide
Edit
Show
Show
FullAdder(Behavioral)
FullAdder(Structural)
ส่งงาน 1 Hz Counter
7-Segment
ส่งงาน 1 Hz Up/Down Counter แสดงผลบน 7-segment
Quiz 1
ส่งงาน Counter ที่ควบคุมการแสดงผลบน LED ได้
ข้อสอบ Midterm ภาคปฏิบัติ
วงจรตรวจจับรหัส
โจทย์ FSM - Light Flasher
RS232 with FIFO
Final 2022
แก้ไข Bug ต่าง ๆ
การแก้ปัญหา Fixed Impact ISE 14.7 for Windows10
Fixed iMPACT (ISE 14.7) ไม่เจอ board FPGA
ทบทวนพื้นฐานดิจิตอล
พื้นฐาน Latches และ Flip-Flops [1] - The SR Latch
พื้นฐาน Latches และ Flip-Flops [2] - The Gated SR Latch
พื้นฐาน Latches และ Flip-Flops [3] - The Gated D Latch
Assignments 1/2566
Frequency counter - Circuitverse
Timing diagram of the frequency counter
วงจร Counter โดยใช้ Schematic
วงจร Counter โดยใช้ Behavioral
Counter แสดงผล 2 หลัก
วงจรไฟกระพริบ โดยใช้ State- Machine (แบบ 2 subsystems, Master FSM และ Timer)
Tx UART แบบ 11 state
Tx UART แบบ 4 states
Rx UART (แบบ 4 states)
สอบ Midterm & Final
สอบ Midterm
ส่งคำตอบ Midterm ปฏิบัติ ข้อ 1
ส่งคำตอบ Midterm ปฏิบัติ ข้อ 2
ส่งคำตอบ Midterm ปฏิบัติ ข้อ 3
ส่งคำตอบ Midterm ปฏิบัติ ข้อ 4
ส่งคำตอบ Midterm ปฏิบัติ ข้อ 5
Final Exam
About the Instructor
954 Students
17 Courses
ศราวุธ ชัยมูล
sarachai
ศราวุธ ชัยมูล
Show More >>
登録オプション
EN243310 :: Digital System Design Using FPGAs การออกแบบระบบดิจิทัลโดยใช้ FPGA
Teacher:
รศ.ศราวุธ ชัยมูล
Teacher:
อ.ธนวุฒิ ตันติโสภารักษ์
Teacher:
ผศ.กิตติพิชญ์ มีสวาสดิ์
Skill Level
:
Beginner
このコースにゲストはアクセスできません。ログインしてください。
続ける
Price
FREE
Enrol Now
Last Updated On 2023年 09月 13日
18 Students Enrolled
93 Downloadable Resources
Course Features
Lectures
11
Start Date
2020年 08月 9日
Skill level
Beginner
Language
English
Assessments
Yes
Tags
No Tags.